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[未解决] dsp端upp接收FPGA造的递增数最后八个字节全为0

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发表于 2019-12-6 10:47:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
       我是用的TL138/1808/6748F-EVM-A2的核心板，' ^( Y) {) P$ o7 ^. I# Y* g
      FPGA 端是造的1-2048的递增数，每隔150ms发送一次，采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常* S  `* p/ Y+ ?# U& l" E1 L
      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0，前面的数据正常；
! O/ ~8 x# V( }; @6 F) a      无论是改变单次FPGA发送的数据量大小，还是改变DMA窗口的大小，每次都是后八个字节全为0，不知道是那里的问题。; p: u' `# b/ P1 N; y. X' ]
      下图是窗口打印的接收到的数据8 Z7 p2 k" W8 P9 ~
       请各位前辈指教2 I6 l; s  I9 X
& a( R$ p, x% c* b

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