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标题: SOM-TLZ7x PL端时钟使用问题 [打印本页]

作者: czs----Tronlong 时间: 2020-4-23 10:13
标题: SOM-TLZ7x PL端时钟使用问题
客户问题
单独使用ZYNQ7020 PL时，外部硬件上只接入了两路200M差分时钟，具体在使用过程中，编译通不过，希望给予使用该时钟的正确方法，现象如下。

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编译生成bit文件时，出现如下错误，提示时钟管脚IO电平标准出错。将电平特性修改为LVCOMS也是类似现象。

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如果不指定电平特性，忽略DRC检测；或者修改为LVDS_25IO规范后，可以通过编译，但可能不能正常工作。

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该时钟引脚所在的BANK13没有使用其他引脚，只是硬件上配的3.3V，所使用的其他管脚分配在其他BANK。因此不存在同一个BANK IO所用电平标准不统一的问题。

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作者: czs----Tronlong 时间: 2020-4-23 10:20
问题解答
我司SOM-TLZ7x核心板内部，使用25MHz晶振，通过CDCM61002时钟管理芯片倍频输出两路200MHz时钟到PL端引脚。电平标准为LVDS_25，使用100nF电容连接到PL端BANK35（K18,K17）和BANK13（Y6,Y7）引脚。
由于BANK 13为HR BANK（宽电压范围），只支持LVDS_25差分电平标准。

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同时我司TLZ7x-EasyEVM开发板BANK13的VCCO可通过底板上的J1进行选配，可选1.5V、1.8V和3.3V：

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解决方案一：

我司核心板对时钟芯片输出进行了隔直处理，可以直接给BANK13供电3.3V，同时对Y6,Y7引脚做LVDS_25IO规范约束，无需担心直流偏置不同而造成芯片IO损坏问题。

具体可以参考Xilinx官网上的这篇文档：https://www.xilinx.com/support/answers/43989.html

解决方案二：

根据LVDS_25差分电平标准，需要将BANK13的VCCO配置为2.5V：

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由于我司底板上没有2.5V可选，那么可选择1.8V，然乎选择1.8V相关的SSTL18差分电平标准即可：

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