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标题: Vivado IP流-在非项目模式下合成Block design失败 [打印本页]

作者: 伊撒斯 时间: 2020-3-17 17:41
标题: Vivado IP流-在非项目模式下合成Block design失败
本帖最后由伊撒斯于 2020-3-18 17:30 编辑

一、问题：编译的时候报错信息如下

[Synth 8-285] failed synthesizing module 'tl_camera_edge_display_v_mix_0_0'

二、解答：

详情见： https://www.xilinx.com/support/answers/70400.html

此问题是由于项目模式和非项目模式之间以及基于HLS的IP的处理方式不同造成的。

generate_target命令通常将负责创建合成所需的所有HDL文件。

但是，对于包含HLS IP内核（在上面的示例中为V_tpg）的设计，该流程要求运行compile_c命令，以便从生成期间交付的C代码生成所需的HDL。

在项目模式下，compile_c命令自动运行，但在非项目模式下，用户将需要在目标生成和综合之间插入它。

三、解决操作

需要重新生成该文件

  1、在Tcl consel窗口，执行指令：
foreach ip_in_proj [get_ips] {compile_c [get_ips tl_camera_edge_display_v_mix_0_0]}    //若有相似警告替换红色字体的文件即可

  2、重新编译即可

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