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标题: dsp端upp接收FPGA造的递增数最后八个字节全为0 [打印本页]

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作者: 小白max    时间: 2019-12-6 10:47
标题: dsp端upp接收FPGA造的递增数最后八个字节全为0
       我是用的TL138/1808/6748F-EVM-A2的核心板，
' n0 {. ]+ A3 z3 y! `% l+ I      FPGA 端是造的1-2048的递增数，每隔150ms发送一次，采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
2 N8 n7 m5 \2 A8 ^      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0，前面的数据正常；
  a8 v& f# C3 l4 [+ r$ {! ]3 ?1 h      无论是改变单次FPGA发送的数据量大小，还是改变DMA窗口的大小，每次都是后八个字节全为0，不知道是那里的问题。
4 s( J) p3 L7 d      下图是窗口打印的接收到的数据
       请各位前辈指教
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