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标题:
关于PL端通过AXI_HP总线写DDR3动态调整数据位宽的问题
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作者:
Leo_9824
时间:
2019-8-10 14:46
标题:
关于PL端通过AXI_HP总线写DDR3动态调整数据位宽的问题
最近在开发ZYNQ遇到了PL端写DDR3数据不正确的问题。结构图如下:不同的工作状态传输不同位宽的数据。外设AXI_HP0位宽选为64bit。
[attach]5442[/attach]
当传输64bit时参数配置为:burst=01,len=15,size=3,wstrb=8'hff;传输的数据是1~64,选择小端模式,查看内存结果正确。
[attach]5443[/attach]
当传输32bit时参数配置为:burst=01,len=15,size=2,wstrb=8'h0f(数据付给总线低32bit);数据1~64,小端存储,结果错误。
我原本的想法是将size改为32bit,它每次写内存就32bit依次写入,但结果不对。
[attach]5444[/attach]
作者:
544864579
时间:
2019-9-20 15:17
【总线切换】模块你是用了AXI Interconect IP核,还是自己写的逻辑?
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